專(zhuān)用集成電路實(shí)驗(yàn)報(bào)告

　1305 ０Ｚ 01

　1305 ０ 242 ３7 7

　劉德文

　實(shí)驗(yàn)一

　開(kāi)發(fā)平臺(tái)軟件安裝與認(rèn)知實(shí)驗(yàn)

　實(shí)驗(yàn)內(nèi)容 1 1 、

　本實(shí)驗(yàn)以三線八線譯碼器 (L Ｓ 741 ３８) ) 為例, ,在 在 Xilinx I Ｓ E 9 、2 2 軟件平臺(tái)上完成設(shè)計(jì)電路得 L VHDL 文本輸入、語(yǔ)法檢查、編譯、仿真、管腳分配與編程下載等操作。下載芯片選擇 Xil ｉn n ｘ 公司得 Coo ｌＲ unn ｅ r ＩI I 系列 XC2 Ｃ 25 ６- - ７P P Ｑ8 208 作為目標(biāo)仿真芯片、

　２、

　用１中所設(shè)計(jì)得得三線八線譯碼器 (LS ７4 4 １ 38) 生成一個(gè) LS7 ４8 138 元件, ,在 在 X X ｉ linx IＳ E ９。2 2 軟件原理圖設(shè)計(jì)平臺(tái)上完成 8 LS74138 元件得調(diào)用, , 用原理圖得方法設(shè)計(jì)三線八線譯碼器 (LS74138), 實(shí)現(xiàn)編譯, , 仿真, , 管腳分配與編程下載等操作。

　源程序:

　librａｒｙ IEEＥ; use IEEＥ。ＳTD_LOGIC_1164.AＬL; use IＥEE。STD_LOGＩC_ＡＲITH。ALＬ; usｅ ＩEＥE。ＳTＤ_LＯGＩC_UNSIＧNED、AＬL; －—

　Unment the follｏwｉｎg lines to use the dｅcｌarａt(yī)ions tｈａt(yī) ａｒe --

　ｐrｏviｄｅd fｏr inｓtａｎtiatinｇ Xilｉnx primｉtｉvｅ ponｅnts、 －－ｌｉbrａry UNIＳIM; －－usｅ UNISIM.Vponents。all; entｉｔy lｓ74138 is

　 Pｏrt ( g1 : in ｓtd＿logiｃ;

　g2 : ｉn std_loｇｉｃ;

　ｉnp : in sｔd_loｇｉｃ＿vｅｃtｏr(2 ｄｏwｎto 0);

　y : out stｄ_lｏgｉc_vector(７ doｗntｏ 0));

　end ｌs74138; arcｈｉｔeｃture Beｈaviｏraｌ of ls7413８ ｉs bｅgin process(ｇ1,g2,inp) bｅgｉn

　if((g1 anｄ ｇ2)=＇1’) tｈen

　 ｓi pni esac?

　ｗhen ”00０"=＞y＜＝＂00０000０１";

　;”０10000０0＂＝〈y〉=”1００＂ nｅｈｗ?

　 wｈen ”010"＝＞y<＝”0０00０1０0”;

　 ;＂00010００0”＝<y>=”１１0” nehｗ?

　;”０0001０0０”＝〈y>="０0１" ｎehｗ?

　;”00000１00”＝〈y>=”１01＂ nehw?

　when "１10”＝>y＜=＂０１000000";

　 ;"０00000０1＂=<y>="111" nehw?

　;""＝＜ｙ>=srehto nehw? ?

　 eｎd cａｓe;

　 ｅlsｅ

　;""=<y??

　end if; ｅnd ｐroｃeｓs; enｄ Bｅhaviｏrａｌ; 波形文件: :

　 生成元器件及連接電路

　 思考: :

　有程序可以瞧出, 定義了三個(gè)輸入端, 一個(gè)輸出端、g1,g2 為使能輸入端, 當(dāng)全為一時(shí), 開(kāi)始執(zhí)行寬度為三得輸入ｉn ｐ, 并聽(tīng)過(guò)程序?qū)崿F(xiàn)三八譯碼器得功能、通過(guò)實(shí)驗(yàn), 分別用了原理圖與ｖhdl 語(yǔ)言?xún)煞N方式進(jìn)行調(diào)試。兩種方法各有優(yōu)缺點(diǎn)。對(duì)于原理圖而言, 可以清晰直觀得瞧出電路各部分得構(gòu)造, 但卻只能在原有得基礎(chǔ)上進(jìn)行鏈接而無(wú)法隨意修改元器件功能; ｖhdｌ語(yǔ)言則可以按照實(shí)際得需求進(jìn)行編寫(xiě)程序, 從而可以實(shí)現(xiàn)開(kāi)發(fā)者想要實(shí)現(xiàn)得功能。

　實(shí)驗(yàn)二

　組合邏輯電路得 L VHDL 語(yǔ)言實(shí)現(xiàn)

　實(shí)驗(yàn)內(nèi)容: 1.用 用 V V ＨL DL 語(yǔ)言實(shí)現(xiàn)優(yōu)先編碼器得設(shè)計(jì)并實(shí)現(xiàn)功能仿真

　2. 用ＶH H ＤL L 語(yǔ)言實(shí)現(xiàn)四選一選擇器得設(shè)計(jì)并實(shí)現(xiàn)功能仿真。

　1 、優(yōu)先編碼器源程序 LIBRARY IEEE; ＵＳE IEＥE。SＴD_LＯGＩC_1164。ＡLL; EＮＴITY ｐrioriｔｙeｎcodｅｒ ＩS

　 PＯＲT (iｎput:IＮ STＤ_LOGIC_ＶECＴO(shè)R (7 DOＷNＴO(shè) 0);

　ｙ:OＵT STＤ_LOGIC_VEＣTOR (2 DOWNTO 0)); ENＤ pｒｉoriｔyeｎcoｄer; ＡＲCHIＴECTURＥ ｒtl OＦ pｒｉorityencｏder IS BEGIN

　PROCESＳ (iｎｐuｔ)

　 BEＧＩN

　IＦ(iｎpuｔ(0)=’０") ＴHEＮ

　y<=＂111";

　EＬSIＦ(ｉnｐut(1)=’0") THEN

　ｙ<="１10";

　ELＳIF(ｉnput(２)=’0") ＴHEN

　y＜=”101”;

　EＬSIF(inｐut(3)=’０") THEN

　y<="1００”;

　ELＳIF(ｉnput(４)=＇０") THＥN

　ｙ〈="011＂;

　ＥLSIF(ｉnput(5)=’0’) THEN

　y<=”010＂;

　ELSIF(ｉnｐｕt(６)=＇０’) ＴＨEN

　y〈=”00１”;

　ELSE

　y〈＝"00０";

　 EＮＤ ＩF;

　END ＰＲOCESS;

　EＮD rtl; 波形圖

　 原理圖:

　2. 四選一選擇器源程序: ＬIＢRAＲY IEＥE; USE IＥEＥ.SＴＤ_LOGIＣ_1１64、AＬL; ENTＩTY mux4 IS

　ＰORT (iｎpｕt:ＩN ＳTD_LＯＧIC_VECTOR (3 DOWNTO ０);

　 a,b:ＩN STＤ_LＯＧIC;

　 ｙ:ＯUT STD_LOＧIC); ＥＮD mux4; ARCHITECTURＥ rｔ1 OF muｘ4 IS SIGNＡＬ se1:ＳＴD_LOGIC_VECTOＲ (1 ＤＯWNTO 0); ＢEＧＩN

　sｅ１〈=b＆ａ;

　 ＰRＯCＥSＳ (input,se1)

　ＢEＧIN

　IF(se1="0０”)THＥN

　 y<=ｉnpｕt(0);

　ELSIF(sｅ１=”0１”)TＨEN

　 y〈=input(1);

　EＬSIF(se1=＂10")ＴＨEN

　 ｙ〈=iｎｐut(2);

　ＥLSE

　 ｙ〈＝ｉnｐut(3);

　ＥND ＩF;

　 ＥＮD PROCEＳS; ENＤ rt1; 波形圖

　原理圖

　思考:

　1. 優(yōu)先編碼器: 通過(guò)程序定義了一個(gè)八位得輸入端與一個(gè)三位得輸入端。首先就是通過(guò)八位得

　 輸入端得最低 位開(kāi)始判斷,是 如果就是 0, 則輸出為:111;是 如果就是 1, 則判斷第

　二位, 以此類(lèi)推, 直到最后一位, 如果都不滿(mǎn)足, 則輸出:00 ０。

　2 、四選一選擇器: 一共有三個(gè)輸入, 其中一個(gè)就是寬度為四得可供選擇得輸入端, 將一個(gè)四位給 寬度得二進(jìn)制碼賦值給 input 端, 通過(guò) a 與 與 b 得輸入選擇ｉn ｐｕt 得輸出。如ａb 為 為 00 時(shí),則輸出為:inpu ｔ(0), 以此類(lèi)推、 實(shí)驗(yàn)三

　時(shí)序邏輯電路得 L VHDL 語(yǔ)言實(shí)驗(yàn)

　實(shí)驗(yàn)內(nèi)容:( ３選 1) （一）

　、 設(shè)計(jì)一個(gè) 0 60 進(jìn)制得計(jì)數(shù)器

　（二）

　設(shè)計(jì)一帶使能得同步復(fù)位清零得遞增 8 8 位二進(jìn)制計(jì)數(shù)器

　（三）

　設(shè)計(jì) 一帶使能得異步清零復(fù)位得遞增 8 8 位二進(jìn)制計(jì)數(shù)器

　六十進(jìn)制( 異步清零) 源程序:

　 libｒarｙ ieｅe(cuò); ｕse ｉeee。stｄ_lｏgｉc_1164。alｌ; use ｉeee、stｄ＿ｌoｇic_unｓｉgnｅd.all; eｎｔity ｙcounteｒ is

　port(clｋ,clear,eｎable:in ｓtd_logic;

　 -－ld:ｉｎ std_ｌoｇic;

　 —-d:in stｄ_lｏｇic_vecｔｏr(7 downto 0);

　 ｑｋ:out stｄ＿lｏgic_vector(7 dｏwnｔo 0)); ｅnｄ yｃounter; arcｈｉｔｅctｕre a_ycounter of yｃounｔer iｓ

　ｂegiｎ

　ＰROCESS (clk)

　VARIABLＥ cnt :stｄ_loｇｉc＿vector(7 downto 0);

　BＥGＩＮ

　 IF (cｌｋ"EVＥNT AND clk = "1＇) THEN

　 IF(clear ＝ "０") THEＮ

　ｃnt := ”0０0０0０0０";

　 －－ELSE

　 —－ＩF(ld = ’0’) THEＮ

　 －－ cnt := d;

　 ELSＥ

　IF(enabｌe = ’1’) ＴHEN

　 cｎt :＝ ｃｎt + "00000001＂;

　 ｉf(cｎt＝”0011１100")thｅn

　cnｔ := "00000０00";

　end if;

　END IＦ;

　 －—END IF;

　 END ＩF;

　 END IF;

　qk 〈= cnt;

　END ＰRＯＣEＳS; eｎd a_ycｏunｔｅr; 波形圖:

　 六十進(jìn)制( 同步置數(shù)) 源程序: lｉｂrary ｉeｅe(cuò); uｓe iｅe(cuò)ｅ。std_logiｃ_1164.all; usｅ ieee.ｓｔd_logic_uｎsigned、aｌl; entiｔy ｙcoｕntｅｒ is

　pｏrｔ(cｌk,clｅar,enaｂｌｅ:ｉn std_logic;

　 lｄ:iｎ std_logiｃ;

　 d:ｉn ｓtd_logiｃ_vecｔor(7 dｏwｎto 0);

　 ｑk:out stｄ_loｇｉc_veｃtor(7 downto 0)); enｄ ycｏunter; archｉtecture a＿ycouｎｔｅr of ycｏｕnter ｉs begｉn

　PROCESＳ (clk)

　VARＩＡBLE cnt :std_logic_ｖecｔor(７ dｏwnto ０);

　BＥGIN

　 IF (ｃlk’EＶENT AＮD cｌk = "１’) ＴHEN

　 IF(cｌear = ＇0’) TＨEN

　cnt := ”0000０００0＂;

　 ELSE

　 IF(ｌd = ’０＇) THEＮ

　 cｎt := ｄ;

　 ELSE

　IＦ(ｅnaｂle = "1’) THEN

　 cnt := cnt ＋ ”０000０001”;

　 if(cnt=”001１101１”)ｔhen

　Ld :=1;

　 ｅnd if;

　ＥＮD ＩF;

　 END ＩＦ;

　 ENＤ ＩＦ;

　 ＥND IF;

　ｑk <= cｎt;

　ENＤ PＲOCESS; ｅnd a_ycouｎter; 波形圖:

　思考: 六十進(jìn)制計(jì)數(shù)器得實(shí)現(xiàn),1) 異步清零程序得實(shí)現(xiàn): 通過(guò)判斷最后一個(gè)狀態(tài), 因?yàn)樵撚?jì)數(shù)器位六十進(jìn)制, 所以最后一個(gè)狀態(tài)為 5 ９, 用二進(jìn)制碼表示為:"0 ０111011” ”, 即當(dāng)計(jì)數(shù)器得狀態(tài)為六十,即＂0 ０11 １100 ＂狀態(tài)時(shí), 計(jì)數(shù)器清零, 輸出００000 ０00 。２) 同步置數(shù)程序得實(shí)現(xiàn): 當(dāng)計(jì)數(shù)器達(dá)到狀 態(tài), 當(dāng)計(jì)數(shù)器達(dá)到狀態(tài)”０0111011" 時(shí),ld 被賦值為０, 執(zhí)行置數(shù)功能, 將ｄ得值賦值給

　y, 計(jì)數(shù)器從零開(kāi)始計(jì)數(shù)、

　實(shí)驗(yàn)四

　V V ＨＤL L 層次化設(shè)計(jì)方法實(shí)驗(yàn)

　實(shí)驗(yàn)內(nèi)容:

　設(shè)計(jì)一個(gè) 8 8 位移位寄存器。各個(gè) D D 觸發(fā)器模塊采用 V V ＨL DL 語(yǔ)言編寫(xiě), , 分別用原理圖、ＶHD Ｌ語(yǔ)言元件例化語(yǔ)句與生成語(yǔ)句得方法實(shí)現(xiàn) 8 8 位移位寄存器得設(shè)計(jì)。

　D 觸發(fā)器源程序: liｂｒary IEEE; ｕse ＩEEE、ＳＴD_LＯGIC_116４。AＬL; use ＩEEＥ。SＴD_LOＧIC_ARITH、ＡＬＬ; ｕse IEEE、SＴD_LOＧＩC_UNSＩGNED、ＡLL; —-

　Unｍenｔ the following liｎes tｏ ｕｓｅ the decｌaｒaｔions thａt(yī) are －—

　provided ｆor ｉnstaｎtｉating Xiliｎx ｐriｍitivｅ ｃｏｍponenｔｓ、 --librarｙ UＮISIM; －－use UＮISIM.VＣｏmponｅｎtｓ。alｌ; ｅnｔity Ｄchｕ is

　 Port ( CLK : in

　ＳTD_LＯGIC;

　Ｄ : ｉn

　STD＿LＯGIＣ;

　Q : out

　STD＿LOGIC;

　CＬEAR : in

　STＤ_LOGＩC;

　Q＿Ｎ : ｏuｔ

　SＴD_LOGIＣ); eｎｄ Dcｈu; ARCＨITECTＵＲE BEH ＯF Ｄcｈu IS

　;ＣＩＧOＬ_ＤTS:1Q LANGIS?

　BEGIN

　)1Q,KLC,RAELC( ＳSＥＣＯＲP?

　NIGＥB?

　IF CLEAR="0’

　 ＴHＥN Ｑ1〈＝’0＇;

　 ELSIF ＣＬK’EVEＮT AND CLK=’1＇ ?;D＝〈1Q ＮEHT?

　ENＤ IF;

　;SSECORP DNE? ? Q〈=Q１;

　 ;1Ｑ tｏn＝〈N＿Ｑ??

　;ＨEB DNE?波形圖: D 觸發(fā)器:

　八位移位寄存器:

　八位移位寄存器原理圖:

　 元件例化: ｌibｒary IEＥＥ; ｕse IEEE.ＳTD＿LOGＩC_1164。ALＬ; ｕsｅ ＩEＥＥ.SＴＤ_LOGＩC_ARITH、ALL; use IEEE、STD_ＬO(píng)GIC_UNＳIGＮED.AＬL; -－

　Uncoｍment tｈe ｆollowinｇ linｅs to ｕse the declａｒations tｈat are --

　provided for inｓtａntiatｉng Xｉlinｘ ｐrｉmiｔive cｏmｐonｅｎtｓ. －—lｉbｒaｒy UＮISIM; --uｓｅ ＵNISIM.Vponｅｎts。all; ｅnｔity shift_reg_8_coｍ iｓ

　 Pｏｒt ( ａ,ｃlｋ,rst : in

　STD_LOＧIC;

　ｂ: oｕt

　ＳTD_LOＧIC); end shift_reg_8_ｃom; ARCHITECTURE BEH OF ｓhift_rｅg_８_ IS

　1ffd tnｅnoｐ?Ｐｏｒt ( d,clk,rst : iｎ

　STD_LOＧＩC;

　 q: out

　STD_LOGIＣ); End ponenｔ; Signal q:STD_LOGIＣ_VECTOＲ(８DOWNTO0); BEGIＮ

　ｑ(0)<=a; d0:dff1 ＰOＲＴ MＡP(q(0),cｌｋ,rst,q(1)); ｄ１:dff1 PＯRT MAP(q(1),clk,rst,q(2)); d2:dff1 PORT MＡP(q(２),clk,ｒst,q(3)); d3:dff１ PORT MAＰ(ｑ(3),cｌk,rｓt,ｑ(4)); ｄ4:dｆf1 PORT MＡP(q(４),ｃｌk,rｓt,q(5)); d5:dff1 POＲT ＭAP(ｑ(５),ｃｌk,rst,q(6)); d6:dff1 PORＴ ＭAP(ｑ(6),ｃlk,rｓt,ｑ(７)); d7:dｆf1 ＰORT MＡＰ(q(7),cｌｋ,ｒｓt,q(8)); b＜=ｑ(4); End sｔr; 生成語(yǔ)句: libraｒｙ ＩEEE; use ＩEEE。ＳTD＿LOGＩC_1164.ALL; uｓｅ IＥEE.STＤ＿LOGＩC_ARITＨ.ＡLL; use IEEＥ.ＳＴD_ＬO(píng)GIC_UＮSＩＧNＥD。ALL; －—

　Unmeｎt tｈe following ｌines to ｕse ｔｈｅ dｅcｌａrations that aｒｅ —-

　ｐroviｄｅd ｆor iｎsｔantｉatｉng Xilinx prｉmitｉvｅ cｏｍｐoｎents、 ——libraｒy ＵNISIＭ; ——ｕｓe UNIＳＩＭ。VＣomponentｓ、alｌ;

　ｅnｔitｙ shiｆｔ_rｅｇ_８_coｍ iｓ

　 Ｐoｒt ( a,cｌｋ,rst : iｎ

　STＤ_LOＧIC;

　b: out

　ＳTＤ＿LOGIC); ｅnd shift_reg_8_ｃｏm; ＡＲCHITEＣTURE ＢEH OF ｓhift_reｇ_８_ IS

　１ffd ｔnenｏpｍoC?Poｒt ( ｄ,ｃlk,ｒｓt : in

　STD＿LOＧIC;

　q: out

　STD＿LOGIC); Ｅnd ｃｏmponent; Siｇnal q:STD_ＬＯＧＩC＿ＶＥCTOR(8DOＷNTO0); BEＧIN

　;a=<)0(ｑ?ｇ1: ＦOＲ I IＮ 0 TO 7 GENEＲATE dx:dff1 ＰORT ＭAＰ(q(i),ｃｌk,ｒst,ｑ(i＋１)); Enｄ generａt(yī)e ｇ1; b〈=q(4); End stｒ; 實(shí)驗(yàn)結(jié)果( 仿真結(jié)果) 與分析

　元件例化語(yǔ)句由兩部分組成, 元件說(shuō)明語(yǔ)句與元件例化語(yǔ)句。首先要設(shè)計(jì)被上層電路調(diào)用得電路塊,即 即 D 觸發(fā)器模塊, 八位移位寄存器就就是通過(guò)程序調(diào)用八個(gè) 個(gè) D 觸發(fā)器, 每個(gè)Ｄ觸發(fā)器都相當(dāng)于一個(gè)模塊、生成語(yǔ)句就是將已設(shè)計(jì)好得Ｄ觸發(fā)器得邏輯語(yǔ)句進(jìn)行復(fù)制, 從而生成一組結(jié)構(gòu)上完全相同得設(shè)計(jì)單元得電路結(jié)構(gòu)。從上面得兩個(gè)程序可以瞧出, 當(dāng)所需要得組件比較少時(shí), 兩種語(yǔ)句得大小差不多, 但當(dāng)所需要得組件比較多時(shí), 生成語(yǔ)句得執(zhí)行效率明顯得要變高, 而且程序所占內(nèi)存明顯減少。

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